ドレイン誘起障壁低下

ドレイン誘起障壁低下（DIBL）とは

ドレイン誘起障壁低下（DIBL）は、MOSFETにおける短チャネル効果の一つで、主にドレイン電圧の影響によって閾値電圧が低下する現象です。この現象は、電圧が高くなった際にトランジスタが早期にオンする原因となります。

長チャネルのプレーナー型FETでは、チャネルの狭い部分はドレイン接触から離れており、基板とゲートの結合によって静電的に遮蔽されるため、閾値電圧はドレイン電圧に依存しません。しかし、短チャネルデバイスでは、ドレインがチャネルに近く、ドレイン電圧が高くなればなるほど、チャネルにおける電子の流れが促進されるため、閾値電圧が低下します。

このDIBLのメカニズムは、Yauのcharge-sharingモデルによって説明されます。デバイス内部の空乏層とチャネルにおける電荷は、ゲート、ソース、ドレインの各電極の電荷によってバランスが取られています。しかし、ドレイン電圧が増加することで、ドレインと基板の間のpn接合の空乏層が拡大し、ゲートの下にも広がっていきます。この結果、ドレインはより多くの電荷を引き受け、ゲートには残存する電荷が少なくなります。これにより、ゲートに存在する電荷がチャネルに対してより多くのキャリアを引き付け、閾値電圧が低下するのです。

また、DIBLは短チャネルデバイスの対応を考慮する際に重要です。チャネル長が短縮されると、ドレインバイアスがゼロの場合でも、障壁低下現象が進行します。これは、ソースとドレインが基板と接触してpn接合を形成し、共に空乏層を形成するためです。この短チャネルの特性は、逆バイアスが無くても関与し、電荷バランスにおいて重要な役割を果たします。

DIBLは閾値電圧の単純な変化だけではなく、MOSFETのI-V曲線におけるさまざまなドレイン電圧効果にも関連しています。短チャネルデバイスでは、サブスレッショルド領域においてもDIBLの効果が観察されます。これは、ドレイン電圧を変化させることで、サブスレッショルド電流とゲートバイアスの関係が変わり、結果的にドレインバイアスによる閾値電圧の変化として理解できます。

しかし、チャネル長がさらに短くなると、ゲートによるデバイスのオフ制御が失われてしまうことがあり、DIBLの影響は閾値調整として簡単にはモデル化できません。この状況下では、アクティブモードでの電流がドレインバイアスに従って増加し、MOSFETの出力抵抗を低下させることも確認されています。

DIBLは、次の式で表されます。

$$
ext{DIBL} = -\frac{V_{\text{Th}}^{\text{DD}} - V_{\text{Th}}^{\text{low}}}{V_{\text{DD}} - V_{\text{D}}^{\text{low}}}
$$

この式で、$V_{\text{Th}}^{\text{DD}}$は高ドレイン電圧で測定された閾値電圧、$V_{\text{Th}}^{\text{low}}$は低ドレイン電圧で測定された閾値電圧です。DIBLの単位はmV/Vであり、 これは高ドレイン閾値電圧が常に低ドレイン閾値電圧よりも小さいため、正の値が保証されます。さらに、DIBLはデバイスの動作周波数にも影響を与え、周波数が低下することが示されています。

$$
\frac{\Delta f}{f} = -\frac{2\text{DIBL}}{V_{\text{DD}} - V_{\text{Th}}}
$$

この現象はデバイスの設計において重要な考慮事項となります。

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