クロック同期設計

クロック同期設計とは

クロック同期設計は、デジタル論理回路を設計する上で重要な技術の一つです。この設計手法では、クロック信号と呼ばれる一定の周期でHighとLowを繰り返す信号を利用します。このクロック信号をフリップフロップなどの回路要素に入力することで、データ信号などの他の信号をクロック信号のタイミングに合わせて遅延させることが可能になります。

この仕組みを利用して論理回路を構成すると、回路内の各要素はクロック周期を超えることなく動作します。設計者はタイミング設計において、クロック信号からの遅延要素のみを考慮すれば良いため、回路全体の動作タイミングを管理しやすくなります。もし回路規模がクロック周期を超えてしまうと、タイミング・バイオレーションという問題が発生します。

このように、クロック信号によって動作が同期された回路をクロック同期回路と呼びます。回路全体にクロック信号を配信し、すべての回路要素を同期させることで、設計者はタイミング・バイオレーションにのみ注意を払えば、調和の取れた回路設計が可能になります。これがクロック同期設計の基本的な考え方です。

クロックの種類

クロック同期設計で使用されるクロックには、いくつかの種類があります。これらのクロックは、ラッチの制御や回路の動作速度に応じて使い分けられます。

単相クロック

単相クロックは、フリップフロップなどのエッジトリガ回路に使用されます。クロック信号の立ち上がりエッジまたは立ち下がりエッジをトリガーとして、データを取り込みます。

2相クロック

2相クロックは、レベルトリガのラッチ回路などに使用されます。具体的には、φ1とφ2という2つの異なる位相を持つクロックを利用し、これらのクロックは互いにトリガ期間が重ならないように設計されています。

2相ノンオーバラップクロック

2相ノンオーバラップクロックは、順序回路においてφ1クロックとφ2クロックを交互に配置し、クロック間にノンオーバラップ期間（トリガ期間が重ならない期間）を設けることで、データが誤って伝搬するのを防ぎます。これにより、回路の安定動作を保証します。

同期式回路と非同期式回路

非同期式回路

論理レベルでは遅延を考慮しない場合、問題は発生しません。しかし、実際の回路では遅延が存在するため、「ハザード」や「グリッチ」と呼ばれる信号のバタつきが発生することがあります。例えば、カウンタ回路で7から8へ桁上がりする際、実際には0111から1000へ変化する過程で、一時的に0110や0100、0000などの誤った値が出力されることがあります。これは、下位桁の信号変化が上位桁に伝わるまでに遅延が生じるために起こります。

もし非同期式回路で、ハザードやグリッチを放置したまま、例えば全桁が0になる度に何らかの動作を命じるような設計にした場合、4や8、16などの桁上がり時にハザードが起こる度に誤動作が発生する可能性があります。

同期式回路

一方、同期式回路では、多くの場合、内部のフリップフロップ回路がマスター・スレーブ構成のように2重になっています。これにより、出力だけを見ればクロック入力に合わせて前段の結果を後段に伝える動作だけを整然と行うことができます。前段側では、クロックの遷移直後に入力信号にハザードが現れることを考慮し、外部入力が安定する頃合いを見計らって（1相式クロックの場合）クロックの逆相で情報を前段に取り込みます。

同期式回路では、クロックのタイミングに少しでも遅れた入力は、その時点で無効になります。しかし、非同期式回路では、入力の変化は伝播遅延による波を形づくって上流から下流へ伝わって行くだけです。

同期式回路の問題点

クロック同期設計には多くの利点がありますが、いくつかの問題点も存在します。

クロック信号の分配: クロック信号を回路全体に分配する際には、細心の注意が必要です。クロック信号が伝搬遅延したり、エッジがなまったりすると、回路の動作が不安定になる可能性があります。
多数のゲートが同時に動作: 同期式回路では、多数のゲートが同時に動作するため、高速な変化に追従できる安定した電源を各ゲートへ供給する必要があります。もし電源電圧が降下したり、グランドレベルが不安定になったりすると、スレッショルドレベルが変化し、動作速度が低下する可能性があります。
不要電磁放射: 多数のゲートが同時に動作することで、不要な電磁放射の尖頭電力が高まる可能性があります。
回路規模の増大: クロック同期設計では、回路規模が大きくなる傾向があります。
電力消費と発熱: 回路規模の増大に伴い、電力消費と発熱も増加します。
コストの増加: ダイサイズが大きくなることで、製造コストが増加します。
遅延の増加: 同期式回路では、回路全体にクロック信号を分配する必要があるため、遅延が増加する可能性があります。

クロック非同期設計の可能性

近年では、クロック非同期設計の利点が注目されています。近年のCAD技術の進歩や回路シミュレーション環境の変化により、クロック非同期設計をデジタル論理回路に適用しても設計や検証が十分に行える可能性が出てきました。クロック非同期設計には、以下のような利点があります。

消費電力の低減: クロック信号の分配が不要なため、消費電力を低減できます。
不要な電磁波の強度低減: 同期式回路に比べて、不要な電磁波の強度を低減できます。
回路ごとの最適な動作速度の選択: 各回路ごとに最適な動作速度を選択できるため、柔軟な設計が可能です。

これらの利点から、現在、多くの試作検討が行われています。

まとめ

クロック同期設計は、デジタル回路設計における重要な基礎技術です。しかし、その一方で、いくつかの課題も抱えています。近年では、クロック非同期設計が注目されており、今後のデジタル回路設計の発展に寄与すると考えられています。

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