集積回路設計

集積回路設計は、電子工学の重要な分野であり、集積回路（IC）の設計に関する専門知識を必要とします。この分野は、単に電子工学だけでなく、半導体物性、論理設計、さらには応用分野における多様な知識と技術が求められます。集積回路そのものについての詳細は、関連する「集積回路」の記事をご参照ください。

分類

集積回路設計は、大きく分けてデジタルIC設計とアナログIC設計の2つに分類されます。

デジタルIC設計:
マイクロプロセッサ、FPGA、メモリ（RAM、ROM、フラッシュメモリなど）、デジタルASICなどが含まれます。
論理的な正しさ、回路密度の高さ、クロック/タイミング信号の効率的なレイアウトが重要です。
アナログIC設計:
電源IC、高周波機器用IC、オペアンプ、シリーズレギュレータ、位相同期回路、発振回路、アクティブフィルタなどが含まれます。
利得、インピーダンス、消費電力といった半導体デバイスとしての物理特性が重要です。
一般的に、アナログICではパターンのサイズが大きく、密度はそれほど重視されません。

現代のIC設計

現代のICは、非常に多くの素子を集積しており、製造可能な最小サイズを規定するデザインルールは非常に複雑です。例えば、2006年時点では600以上のルールが存在しました。また、製造結果を完全に予測することは不可能であるため、統計的なアプローチも必要となります。このような複雑さと設計迅速化の要求から、EDA（Electronic Design Automation）ツールの利用が不可欠となっています。

概要

集積回路設計では、主にシリコン基板上にトランジスタ、抵抗器、キャパシタなどの部品を配置し、金属配線で接続します。シリコン基板は導電性があるため、各部品の絶縁を確保するための素子分離技術が必要です。また、集積回路の素子は非常に小さいため、トランジスタの電力消費、配線抵抗、配線における電流密度、エレクトロマイグレーション、微小素子の放電による破損など、様々な点に注意が必要です。回路の物理配置は、性能、ノイズ、発熱、ピン配置などに密接に関連します。

設計工程

一般的な集積回路設計工程は、以下の段階で進められます。

1. 実現可能性調査とダイサイズ見積もり
2. 機能検証
3. 回路設計
4. 回路シミュレーション
5. 配置計画
6. 設計レビュー
7. レイアウト
8. レイアウト検証
9. レイアウトリビュー
10. DFT（Design For Test）とATPG（Automatic Test Pattern Generation）
11. DFM（Design for manufacturability）
12. マスクデータ作成
13. ウェハー製造
14. ダイ評価
15. パッケージング
16. 特性測定
17. 調整（必要に応じて）
18. データシート作成

デジタルIC設計

デジタル集積回路の設計は、大まかに以下の3つの工程に分けられます。

1. 仕様設計:
ユーザー機能仕様を作成します。シミュレーションやエミュレーションが用いられることもあります。
2. 論理設計:
レジスタ転送レベル（RTL）、ビヘイビアレベル、ゲートレベルで論理回路を設計します。
3. 物理設計:
論理ゲートのライブラリを使用してチップデザインを生成します。使用するゲート、配置、配線が決定されます。

論理設計が正しく機能するかどうかの鍵となり、物理設計は性能やコストに影響します。

論理設計

仕様は簡潔に記述されますが、その背後には詳細な仕様と多くのコンピュータコードが存在します。RTLで全ての場合を想定して正しく記述することは非常に困難です。そのため、論理シミュレーション、形式手法、ハードウェアエミュレーションなどの技術が使用されます。また、Verilog HDLのような言語では、記述側で制限を追加するなどのlint的なチェックが行われます。

小さな間違いでもチップが使用不能になることがあります。Pentium FDIVバグはまれなケースで除算結果を間違えるものでしたが、発覚までに数ヶ月を要し、インテルはチップの無償交換で多大な損害を被りました。

物理設計

物理設計の主な工程は以下の通りです。これらの工程は繰り返されることもあります。

1. 配置計画:
ダイ上の大まかな配置と入出力ピンの配置を決定します。
2. 論理合成:
RTLから論理ゲートレベルの回路を生成します。
3. 配置:
論理ゲートがダイ上で重ならないように配置します。
4. 論理/配置の改善:
性能と消費電力を最適化します。
5. クロック供給の設計:
回路全体に遅延なくクロック信号を伝達します。
6. 配線:
素子間の配線を追加します。
7. 配線後の最適化:
性能、ノイズ、歩留まりを改善します。
8. DFM:
製造工程で問題が発生しにくいように設計を修正し、デザインルールを遵守します。
9. 最終チェック:
詳細なチェックを行い、間違いを検出します。形式等価判定やデザインルールチェックが用いられます。
10. テープアウトとマスク生成:
設計データからフォトマスクが生成されます。

アナログIC設計

以前は手計算で設計されていたアナログICも、コンピュータの進歩によりシミュレーションソフトウェアが利用されるようになりました。SPICEなどのシミュレータにより、複雑なIC設計が可能になり、アナログASICも実現されるようになりました。コンピュータによるシミュレーションにより、デバイスモデルやモンテカルロ法などの解析が可能になり、温度や製造プロセスによる特性変化のシミュレーションも容易になりました。

素子特性の多様性への対処

アナログIC設計の重要な課題は、IC上の素子の特性にばらつきがあることです。個別部品では特性を測定して選別できますが、集積回路では制御できません。例えば、抵抗器の値は±20%、トランジスタのβ値は20から100までばらつくことがあります。ばらつきの原因は、半導体製造工程における制御不能な無作為な分散にあります。

このばらつきの影響を軽減するため、以下の手法が用いられます。

抵抗の比率を中心とした設計
幾何学的な部品配置
部品の大型化
部品を分割して配置
コモンセントロイド型の配置

一般的にアナログICの特性の絶対値はそれほど重視されません。このようなばらつき問題に対応するため、アナログIC設計と基板レベルの設計では手法が異なります。

ツールとベンダー

主なEDAツールは、回路シミュレーション、論理合成、配置と配線、デザインルールチェックなどの工程で利用されます。主要なEDAツールベンダーとしては、ケイデンス・デザイン・システムズ、シノプシス、メンター・グラフィックス、マグマ・デザイン・オートメーションなどがあります。

関連項目

EDA
電子回路設計
Sequence-pair

参考文献

Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3

外部リンク

CAD – IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems

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